首頁 > 新聞資訊 摘要： 本文主要介紹了Cortex-A72處理器的基本構成。
關鍵字：Cortex-A72、Armv8、體系結構、ARM架構、處理器
1. Cortex-A72處理器特性
Cortex-A72處理器是Armv8-A架構下的一款高性能、低功耗的處理器。它最多支持4個內核，內置L1和L2高速緩存。
Cortex-A72處理器具有以下特性：
- 采用Armv8體系結構規范來設計，ARMv8-A 架構配置文件的完整實現。
- 超標量處理器設計，支持亂序執行的流水線。
- 使用分支目標緩沖區（Branch Target Buffer，BTB）、全局歷史緩沖區（ Global History Buffer，GHB）、返回堆棧及間接預測器進行動態分支預測。
- 48項全關聯L1指令轉換后備緩沖區（Translation Lookaside Buffer，TLB），可以支持4KB/64KB及1MB大小的頁面。
- 32項全關聯L1數據轉換后備緩沖區，可以支持4KB/64KB及1MB大小的頁面。
- 每個處理器內核含有4路關聯的1024項的L2轉換后備緩沖區。
- 48K的L1指令緩存和32K的L1數據緩存。
- 可配置為512K/1M/2M/4M的L2共享緩存
- 基于AMBA4總線協議的高級可擴展接口的一致性擴展[AXI(Advanced eXtensible Interface) Coherency Extensions ,ACE]或一致性集線接口?(Coherent Hub Interface,CHI)
- 支持?PMUv3 架構的性能監控單元(Performance Monitor Unit，PMU)
- 支持多處理器調試的CTI（Cross Trigger Interface ）
- 支持通用中斷控制器GIC(Generic Interrupt Controller)
- 支持多電源域(power domain)的電源管理。
2. Cortex-A72處理器組成
框圖：
2.1指令預取單元
指令預取單元從L1指令高速緩存中提取指令，并在每個周期將多達3個指令傳送到指令解碼單元。它支持動態和靜態分支預測。
指令預取單元由如下部分組成：
- L1指令高速緩存：48K3路關聯高速緩存，64字節高速緩存雙位奇偶校驗。
- 48項全關聯L1指令后備緩沖區（TLB）。
- 靜態分支預測器
- 間接預測器
- 返回堆棧緩沖器
2.2指令譯碼單元
指令解碼單元支持A32/T32/A64和高級SIMD及浮點指令集。指令解碼單元還執行寄存器重名，通過消除寫后寫（WAW）和讀后寫（WAR）的沖突來實現亂序執行。
2.3指令分配單元
指令分配單元控制譯碼后的指令何時被分配到執行流水線以及返回的結果何時終止。
組成：
- ARM核心通用寄存器
- SIMD和浮點寄存器集
- AArch32 CP15 和AArch64系統寄存器
2.4 加載/存儲單元
加載/存儲單元（LSU）執行加載和存儲指令，包含L1數據存儲系統，并為L2內存子系統的內存一致性請求提供服務。
組成:
- 32K兩路組關聯的L1高速緩存，緩存行為64字節。
- 支持32個全關聯的數據后備緩存區（TLB）
- 自動硬件預取器，生成針對L1數據緩存和L1緩存的預取。
2.5 L1內存系統
L1內存系統保留指令內存系統和數據內存系統。
2.6 MMU
內存管理單元MMU用來實現虛擬地址到物理地址的轉換。在AArch64狀態下支持長描述符的頁表格式，支持不同大小的頁面。例如4KB/16KB/64KB。
2.7 L2 內存系統
L2內存系統不僅負責處理每個處理器內核的L1指令和數據緩存仲裁，還通過一致性擴展(ACE) 或 一致性集線接口（CHI）連接到內存系統。
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